FPGA信号处理案例：把“来不及算”变成“算得过来”

信号处理算法在MATLAB里跑通，和在FPGA上实时跑通，中间隔着的不是“翻译成Verilog”这一步，而是对数据流的重新理解。CPU可以串行地、慢慢地算，算完一个再算下一个；FPGA没有这个奢侈——ADC的数据一个时钟周期来一个，不处理就丢。

下面用几个不同类型的实际场景，看FPGA是怎么把算法“塞进”硬件流水线里的。

案例一：多通道雷达——先降低数据率，再谈处理

阵列信号处理的第一道坎不是算法复杂度，是数据率。星载多通道GNSS-S雷达的峰值回波数据率超过100Gbps，多组FPGA协同处理，靠分块式数字波束形成把片间传输数据率降下来。地面上的级联阵列处理板也一样，24路ADC同时采样，FPGA先做数字下变频（DDC），把中频信号搬到基带并降采样，再交给后续的波束形成模块。

DDC的核心是多级抽取滤波：CIC滤波器负责大倍率降采样，HB半带滤波器接续，最后用FIR做精细整形。这套链路的设计逻辑是：CIC结构简单、不需要乘法器，适合放在最前面把数据率砍下来；但CIC的通带平坦度不好，所以后面必须跟补偿滤波器。由你创科技参与过的一个射电频谱采集项目也是类似的思路：4片3GSPS ADC采进来的原始数据，FPGA先做实时频谱计算，把“重”的运算消化在硬件流水线里，再交给DSP做后续识别。

多通道系统还有一个容易被低估的工程点：通道间的幅度和相位一致性。MIMO或相控阵应用中，FPGA不仅要处理信号，还要承担通道校准和同步检测的任务。这部分如果做不好，后面的波束形成再精确也没有意义。

案例二：图像边缘检测——用行缓冲把“邻域”变成“流水”

3×3卷积需要同时访问9个邻域像素，但视频流是串行的，像素一个一个来。CPU的做法是先把一帧存进内存再慢慢扫，FPGA不能这么干——等一帧存完，延迟已经不可接受了。

标准解法是行缓冲（Line Buffer）：用BRAM缓存前两行像素，每来一个新像素，就把它和前两行对应位置的数据组合成一个3×3窗口，送进卷积引擎。

// 双行缓冲，每个时钟生成一个3×3窗口
reg [7:0] line0 [0:WIDTH-1];
reg [7:0] line1 [0:WIDTH-1];
always @(posedge clk) begin
if (valid_in) begin
line1[wr_addr] <= line0[wr_addr]; // 旧行移入line1
line0[wr_addr] <= pixel_in; // 新行写入line0
// p1~p9从line0、line1和pixel_in中取出
end
end

窗口生成后，Sobel的Gx和Gy就是六次加法和两次移位：

wire [10:0] gx = (p3 + {p6,1’b0} + p9) – (p1 + {p4,1’b0} + p7);
wire [10:0] gy = (p1 + {p2,1’b0} + p3) – (p7 + {p8,1’b0} + p9);
wire [10:0] mag = (gx[10] ? -gx : gx) + (gy[10] ? -gy : gy);

这套结构在Artix-7上可以跑到125MHz以上，做到每时钟输出一个像素。关键在于：行缓冲用BRAM硬核，卷积用LUT和进位链，两者并行工作，数据“随到随算”。在由你创科技接触过的工业视觉项目里，Sobel经常只是整条流水线中的一级，前面接灰度化和中值滤波，后面接阈值分割，每一级都插寄存器打拍，延迟以微秒计，但吞吐是满的。

案例三：并行FFT——带宽不够，通道来凑

FFT是SAR成像和频谱分析的核心运算。传统单通道FFT的问题不在于“算不动”，而在于“来不及”——大点数FFT需要多次读写BRAM，存储资源和处理时间互相拉扯。

一种思路是并行化：把逐点输入改成16点一组输入，用16通道并行流水线同时计算，在相同时钟频率下吞吐量提升16倍。为了控制BRAM消耗，架构上采用SDF（单路径延迟反馈）结构，把大点数FFT分解到逐级流水线中，存储资源逐级递减，最终可以部署在单颗XC7VX690上而不需要外挂存储。对于资源更敏感的场景，也可以选择混合基或共享乘法器的调度方案，用吞吐换资源。

并行度和资源之间永远是取舍。16通道并行意味着16套蝶形运算单元同时工作，DSP和BRAM的占用会显著上升。工程上需要先回答一个问题：这个系统的瓶颈到底是“算不快”还是“存不下”？答案不同，架构选择完全不同。

贯穿三个案例的一件事：定点化

浮点转定点是FPGA信号处理绕不开的步骤，但它的影响远不止“省DSP”。位宽选择直接决定了信噪比、资源占用和时序收敛难度。

工程上的做法通常是：先在MATLAB或Python里用浮点跑通算法，然后对每一级运算做定点仿真，扫描不同位宽下的输出误差。以脉冲压缩为例，匹配滤波的系数位宽、FFT蝶形运算的中间位宽、求模输出的截断方式，每一处都需要在精度和资源之间找平衡点。有设计采用16位和24位字长组合，在200MHz时钟下用33K周期完成一个窗口的计算，执行时间0.165ms。也有方案通过动态补零和流水线复用，在Zynq UltraScale+上把匹配滤波的资源占用降低42%，延迟压缩到传统方法的五分之一。

定点化的经验法则只有一条：用仿真数据说话，不要靠直觉选位宽。多一位位宽可能多吃几百个DSP，少一位可能让输出信噪比掉几个dB。这两件事在板上都会以“偶尔出错”的形式让你重新认识它们。

收个尾

FPGA信号处理的核心竞争力不在“算得快”，在“数据来了就能连续处理，不积压、不丢包”。多通道雷达靠多级抽取把数据率降下来，图像处理靠行缓冲把邻域访问变成流水，FFT靠并行和SDF结构在吞吐和存储之间找平衡——三个案例，三种不同的“把串行问题改造成并行流水线”的方式。

如果你的项目正卡在“算法仿真没问题，FPGA上跑不动”的阶段，问题大概率不在代码语法，而在数据流的组织方式。先想清楚每一级的数据率、延迟预算和资源上限，再动手写第一行Verilog。